這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設(shè)計的一次性成功率。在EDA技術(shù)使用ASIC芯片，它可以很容易地轉(zhuǎn)由掩模ASIC實現(xiàn)，因此開發(fā)風(fēng)險也大為降低。

　　硬件描述語言（HDL）是EDA技術(shù)的重要組成部分，是用文本的形式來描述數(shù)字電路的內(nèi)部結(jié)構(gòu)和信號連接的一類語言，類似于一般的計算機語言形式和結(jié)構(gòu)形式。超高速集成電路硬件描述語言（VHDL一VHSICHardwareDescriptionLanguage）具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，用VHDL進(jìn)行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。采用硬件描述語言作為設(shè)計輸人和庫（Libraly）的引人，由設(shè)計者定義器件的內(nèi)部邏輯和管腳，將原來由電路板設(shè)計完成的大部分工作故在芯片的設(shè)計中進(jìn)行。由于管腳定義的靈活性，大大減輕了電路圖設(shè)計和電路板設(shè)計的工作量和難度，有效增強了設(shè)計的靈活性，提高了工作效率。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的功能和可靠性。

　　EDA技術(shù)發(fā)展趨勢和研究方向：把邏輯綜合和布圖工藝結(jié)合起來進(jìn)行高層次的綜合。布圖研究向縱深發(fā)展，時延約束、性能優(yōu)化、時鐘偏差以及噪聲串?dāng)_等成為布圖算法的必須考慮因素。在深亞微米工藝下互連線的延遲已超過了門的延遲，在對芯片進(jìn)行電氣性能模擬時必須考慮傳輸線。傳輸線的延遲模型、關(guān)鍵路徑的延遲估算和時延分析是該領(lǐng)域研究的重點。傳輸線本身也推動了模擬技術(shù)的發(fā)展，其中AWE（AsymptoticWaveformEvaluation）方法及其改進(jìn)是針對互連線模擬的有效方法。此夕卜，低功耗設(shè)計技術(shù)、模擬電路的EDA工具的發(fā)展和軟硬件IP核也是EDA技術(shù)未來的發(fā)展方向。

　　結(jié)束語隨著電子技術(shù)和計算機技術(shù)的深入發(fā)展以及EDA設(shè)計技術(shù)的不斷進(jìn)步與完善，在單個芯片上集成CPU、DSP存儲器和其他控制功能的片上系統(tǒng)正處于高述發(fā)展中。未來的電子技術(shù)開發(fā)方式必然是高度層次化、綜合化和自動化的，新器件的涌現(xiàn)和新的開發(fā)方式的進(jìn)步是相互依存、相互促進(jìn)的，它們會隨著科學(xué)的發(fā)展不斷的更新和完善。北京富瑞恒創(chuàng)科技有限公司。